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Arvak存储器产品 > 多芯片封装存储器 AMS4G2G45LA (4Gb NAND Flash (x16) + 2Gb LPDDR2 SDRAM (x32))

    多芯片封装存储器 AMS4G2G45LA (4Gb NAND Flash (x16) + 2Gb LPDDR2 SDRAM (x32))

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    (Arvak是博佳琴的一个注册商标)

     

    MCP(4G+2G)产品说明

     

    AMS4G2G45LA存储器包含4Gb NAND闪存和2Gb LPDDR2 同步动态随机存储器。

     

    NAND闪存采用1.8V Vcc电源。其容量256Mx16位元,包含4096存储块,每个存储区块有64个页面,每个页面含两个NAND架构,每个NAND架构有32个彼此串接的存储器单元。一个编程(program)操作可在250微秒(典型值)内1056-字的数据到页面内;一个擦除操作可2毫秒(典型值)内完成64K-字页面(x16)或128K-页面(x8)的数据清除。在页模式操作下,以在45纳秒内读取数据。I/O引脚充当地址和指令的输入端口,以及数据输入/输出端口。回写功能针对有缺陷的存储区进行管理,其方式:当一个页面编程操作失败时,该数据可以直接编程同一个存储阵列区块中的另一个页面内,而省下重复执行串行数据插入需的时间,提高效率数据寄存器的内容被复制到存储阵列的当时,高速缓存编程(Cashe Program)功能允许在缓存寄存器中插入新数据。

     

    2Gb的LPDDR2同步动态随机存储器包含2,147,483,648元,内部结构分成个存储区(bank),每个存储区含 268,435,456位元(x32),即16,384x512x32位。

     

    2Gb的LPDDR2存储器在命令/地址(CA)总线上使用双数据速率架构。一个10位元的CA总线包含指令、地址存储区/行缓冲的信息。每个指令的信息在单个时钟脉冲正沿和负沿时间点上传递

     

    通过使用双数据速率架构以及采用4n-预取接口设计(此设计让I/O引脚在每个时钟周期传输两个数据,LPDDR2存储器得以实现高速运转。LPDDR2的各个读取或入指令,包括存储器内部进行一个4n-、每个时钟周期传输一个数据的运作,以及在I/O引脚进行4n-、每半个时钟周期传输一个数据的运作LPDDR2进行读取和写入指令突发式的,该指令从选定的位置开始,接着在选定的地址区块持续进行该指令  

     

    读取写入指令首先启动激活(Active)指令的要求其次进行读取或入指令的动作激活指令的地址和BA元,指向存储器内对应的行和存储区位置;读取或入指令的地址,指向对应的存储区和起始列位置。

     

      

    4Gb NAND闪存特性

     

    电源电压: 1.8V (1.7V ~ 1.95V)

    商用温度: ~ 70 ℃

    n 手机温度: -30 ~ 85 ℃

    n 工业温度: -40 ~ 85 ℃

    组织构架

    X8

    存储单元阵列:(512M+16M) × 8

    数据寄存器:(2K+64) × 8

    X16

    存储单元阵列:(256M+8M) x 16

    数据寄存器:(1K+32× 16位元

    自动编程和擦除

    X8

    编程:(2K+64位元组

    存储块擦除:(128K+4K位元组

    X16

    编程:(1K+32

    存储块擦除:(64K+2K

    操作

    尺寸:(2K+64位元组 (X8)

    尺寸:(1K+32 (X16)

    随机读取25us (最大值)

    串行存取45ns (最小值)

    存储单元:1/存储单元

    快速写周期时间

    编程时间:250us (典型值)

    存储块擦除时间:2ms (典型值)

    指令/地址/数据多路传输的I/O端口

    硬件数据保护

    电源转换期间封锁编程/擦除操作

    可靠CMOS浮栅技术

    ECC的要求:X8 - 4位元/512位元组

                 X16 - 4位元/256

    持久性100K编程/擦除操作周期

    数据保存:10

    指令寄存器操作

    开机自动读取页面0选项功能

    NAND支持启动

    自动存储下载

    NOP4个周期

    高速缓编程/读取操作

    回写操作

    存储区面(Two-plane)操作

    EDO模式

    的存储区块保护

     

    2Gb LPDDR2特性

     

    数据速率架构;每个时钟周期传输两个数据

    双向数据选通(DQS/DQS)数据一起发送/接收,接收器捕获数据

    差分时钟输入(CK/CK)

    差分数据选通(DQS/DQS)

    指令和地址CK正沿负沿输入数据和数据屏蔽参DQS两个边缘

    并行操作内部存储区

    数据屏蔽(DM)用于数据

    可编程突发长度:4816

    突发类型:循序或交织

    可编程RL (潜伏时间)WL(潜伏时间

    闲置时间时钟停止功能

    为每个突发存取自动预充电

    可配置驱动强度(DS)

    自动刷新和自刷新模式

    n 可选择的部分阵列自刷新(PASR)和温度补偿自刷新(TCSR)功能

    深度断电模式(DPD)

    HSUL_12 (高速无端接逻辑1.2V)兼容的输入

    VDD2/VDDCA/VDDQ = 1.14 - 1.30V; VDD1 = 1.70 - 1.95V

     

    若需产品规格说明书,请联系我们。